intel F-Tile Interlaken FPGA IPdesign ExampՕգտագործողի ուղեցույց

Բովանդակություն թաքցնել

1 intel F-Tile Interlaken FPGA IPdesign ExampՕգտագործողի ուղեցույց

2 1. Արագ գործարկման ուղեցույց

3 2. Դիզայն Example Նկարագրություն

4 3. F-Tile Interlaken Intel FPGA IP Design Example User Guide Archives

5 4. Փաստաթղթերի վերանայման պատմություն F-Tile Interlaken Intel FPGA IP դիզայնի համար ExampՕգտագործողի ուղեցույց

6 Փաստաթղթեր / ռեսուրսներ

6.1 Հղումներ

7 Առնչվող գրառումներ

intel F-Tile Interlaken FPGA IPdesign ExampՕգտագործողի ուղեցույց

Թարմացվել է Intel® Quartus® Prime Design Suite-ի համար՝ 21.4
IP տարբերակ՝ 3.1.0

1. Արագ գործարկման ուղեցույց

F-Tile Interlaken Intel® FPGA IP միջուկը ապահովում է փորձարկման սիմուլյացիա և ապարատային դիզայն նախկինում:ample, որն աջակցում է կոմպիլյացիայի և ապարատային փորձարկմանը: Երբ դուք ստեղծում եք դիզայնը նախկինample, պարամետրերի խմբագրիչը ավտոմատ կերպով ստեղծում է fileանհրաժեշտ է դիզայնը մոդելավորելու, կազմելու և փորձարկելու համար:

Փորձարկման նստարանն ու դիզայնը նախկինample-ն աջակցում է NRZ և PAM4 ռեժիմը F-սալիկի սարքերի համար:
F-Tile Interlaken Intel FPGA IP միջուկը ստեղծում է դիզայն նախկինումamples երթուղիների քանակի և տվյալների արագության հետևյալ աջակցվող համակցությունների համար:

Աղյուսակ 1. Գոտիների քանակի և տվյալների արագության IP աջակցվող համակցություններ
Հետևյալ համակցություններն ապահովված են Intel Quartus® Prime Pro Edition ծրագրային ապահովման 21.4 տարբերակում: Բոլորը
այլ համակցություններ կաջակցվեն Intel Quartus Prime Pro Edition-ի ապագա տարբերակում:

Նկար 1. Դիզայնի զարգացման քայլերը Օրինակample

(1) Այս տարբերակն աջակցում է Interlaken Look-aside ռեժիմին:
(2) 10 գծի կոնֆիգուրացիայի նախագծման համար F-սալիկը պահանջում է TX PMA-ի 12 գիծ, որպեսզի հնարավոր լինի կապակցված հաղորդիչի ժամացույցը՝ ալիքի թեքությունը նվազագույնի հասցնելու համար:

*Այլ անուններ և ապրանքանիշեր կարող են պահանջվել որպես ուրիշների սեփականություն:

F-Tile Interlaken Intel FPGA IP հիմնական դիզայնը նախկինample-ն աջակցում է հետևյալ հատկանիշներին.

Ներքին TX-ից RX սերիական շրջադարձային ռեժիմ
Ավտոմատ կերպով ստեղծում է ֆիքսված չափի փաթեթներ
Փաթեթների ստուգման հիմնական հնարավորությունները
System Console-ն օգտագործելու հնարավորություն՝ դիզայնը նորից փորձարկելու նպատակով

Նկար 2. Բարձր մակարդակի բլոկային դիագրամ

Առնչվող տեղեկատվություն

F-Tile Interlaken Intel FPGA IP Օգտագործողի ուղեցույց
F-Tile Interlaken Intel FPGA IP թողարկման նշումներ

1.1. Սարքավորումների և ծրագրային ապահովման պահանջներ
Նախկին փորձարկելու համարampԴիզայնի համար օգտագործեք հետևյալ ապարատային և ծրագրային ապահովումը.

Intel Quartus Prime Pro Edition ծրագրաշարի տարբերակը 21.4
Համակարգային վահանակ հասանելի է Intel Quartus Prime Pro Edition ծրագրաշարով
Աջակցվող սիմուլյատոր.
— Synopsys* VCS*
— Synopsys VCS MX
— Siemens* EDA ModelSim* SE կամ Questa*
— Cadence* Xcelium*

Intel Agilex™ I-Series Transceiver-SoC Development Kit

1.2. Դիզայնի ստեղծում
Նկար 3. Ընթացակարգ

Հետևեք այս քայլերին, որպեսզի ստեղծեք դիզայնի օրինակample and testbench:

Intel Quartus Prime Pro Edition ծրագրաշարում սեղմեք File ➤ New Project Wizard-ը նոր Intel Quartus Prime նախագիծ ստեղծելու համար կամ սեղմեք File ➤ Բացեք նախագիծը՝ գոյություն ունեցող Intel Quartus Prime նախագիծը բացելու համար: Վիզարդը ձեզ հուշում է նշել սարքը:

Նշեք Agilex սարքերի ընտանիքը և ձեր դիզայնի համար ընտրեք F-Tile սարքը:
IP կատալոգում գտնեք և կրկնակի սեղմեք F-Tile Interlaken Intel FPGA IP-ին: Նոր IP տարբերակի պատուհանը հայտնվում է:

Նշեք վերին մակարդակի անուն ձեր հարմարեցված IP տատանումների համար: Պարամետրերի խմբագրիչը պահպանում է IP տատանումների կարգավորումները a file անվանված .ip.
Սեղմեք OK: Պարամետրերի խմբագրիչը հայտնվում է:

Նկար 4. ՆախampԴիզայնի ներդիր

6. IP ներդիրում նշեք ձեր IP հիմնական փոփոխության պարամետրերը:
7. Նախկինումample Design ներդիրում, ընտրեք Simulation տարբերակը՝ թեստային նստարան ստեղծելու համար: Ընտրեք «Սինթեզ» տարբերակը՝ ապարատային դիզայնը ստեղծելու համար, օրինակampլե. Դուք պետք է ընտրեք սիմուլյացիայի և սինթեզի տարբերակներից առնվազն մեկը՝ դիզայնի նախկին ձևավորման համարampլե.
8. Ստեղծված HDL ձևաչափի համար հասանելի է և՛ Verilog, և՛ VHDL տարբերակը:
9. Target Development Kit-ի համար ընտրեք Agilex I-Series Transceiver-SOC Development Kit-ը:

Ծանոթագրություն. Երբ դուք ընտրում եք «Զարգացման հավաքածու» տարբերակը, քորոցների նշանակումները սահմանվում են ըստ Intel Agilex I-Series Transceiver-SoC Development Kit սարքի մասի համարի (AGIB027R31B1E2VR0) և կարող են տարբերվել ձեր ընտրած սարքից: Եթե դուք մտադիր եք դիզայնը փորձարկել սարքաշարի վրա այլ PCB-ի վրա, ընտրեք «Ոչ մշակման հավաքածու» տարբերակը և կատարեք համապատասխան փին նշանակումներ .qsf-ում: file
10. Սեղմեք Generate ExampԴիզայն. The Select ExampԴիզայնի տեղեկատու պատուհանը հայտնվում է:
11. Եթե ցանկանում եք փոփոխել դիզայնը, օրինակampգրացուցակի ուղին կամ անունը ցուցադրված կանխադրվածներից (ilk_f_0_example_design), զննեք դեպի նոր ուղին և մուտքագրեք նոր դիզայնը նախկինումampգրացուցակի անունը.
12. Սեղմեք OK:

Նշում. F-Tile Interlaken Intel FPGA IP-ի դիզայնում նախկինումampԲացի այդ, SystemPLL-ը ինքնաբերաբար տեղադրվում է և միացված է F-Tile Interlaken Intel FPGA IP միջուկին: SystemPLL հիերարխիայի ուղին դիզայնում, օրինակample է:

example_design.test_env_inst.test_dut.dut.pll

SystemPLL-ը դիզայնում, օրինակample-ն ունի նույն 156.26 ՄՀց տեղեկատու ժամացույցը, ինչ հաղորդիչ:

1.3. Տեղեկատուի կառուցվածքը
F-Tile Interlaken Intel FPGA IP միջուկը առաջացնում է հետևյալը files դիզայնի համար
exampլե:
Նկար 5. Տեղեկատուի կառուցվածքը

Աղյուսակ 2. Սարքավորումների դիզայն Example File Նկարագրություններ
Սրանք files գտնվում ենample_installation_dir>/ilk_f_0_example_design գրացուցակ:

Աղյուսակ 3. Փորձարկման նստարան File Նկարագրություն
Սա file -ում էample_installation_dir>/ilk_f_0_example_design/example_design/rtl գրացուցակ:

Աղյուսակ 4. Testbench Scripts
Սրանք files գտնվում ենample_installation_dir>/ilk_f_0_example_design/example_design/testbench գրացուցակ:

1.4. Դիզայնի մոդելավորում Example Testbench
Նկար 6. Ընթացակարգ

Հետևեք այս քայլերին փորձարկման նստարանը մոդելավորելու համար.

Հրամանի տողում փոխեք testbench մոդելավորման գրացուցակը: Գրացուցակի ուղին էample_installation_dir>/նախample_design/testbench.

Գործարկեք սիմուլյացիոն սցենարը ձեր ընտրած աջակցվող սիմուլյատորի համար: Սցենարը հավաքում և գործարկում է սիմուլյատորի թեստային նստարանը: Ձեր սկրիպտը պետք է ստուգի, որ SOP և EOP հաշվերը համընկնում են մոդելավորման ավարտից հետո:

Աղյուսակ 5. Մոդելավորման գործարկման քայլեր

3. Վերլուծեք արդյունքները: Հաջող սիմուլյացիան ուղարկում և ստանում է փաթեթներ և ցուցադրում «Test PASSED»:
Դիզայնի փորձարկման նստարան, օրինակample-ն կատարում է հետևյալ առաջադրանքները.

Գործարկվում է F-Tile Interlaken Intel FPGA IP միջուկը:
Տպում է PHY կարգավիճակը:
Ստուգում է մետաֆրեյմերի համաժամացման (SYNC_LOCK) և բառերի (բլոկի) սահմանները
(WORD_LOCK):
Սպասում է, որ առանձին երթուղիները կողպվեն և հավասարվեն:
Սկսում է փաթեթներ փոխանցել:
Ստուգում է փաթեթի վիճակագրությունը.
- CRC24 սխալներ
- ԳՍԸ-ներ
- EOPs

Հետևյալ սample ելքը ցույց է տալիս հաջողված սիմուլյացիայի փորձնական գործարկումը.

Նշում. Interlaken դիզայնը նախկինample simulation testbench-ը ուղարկում է 100 փաթեթ և ստանում 100 փաթեթ:

Հետևյալ սampելքը ցույց է տալիս հաջող սիմուլյացիոն փորձարկում Interlaken Look-aside ռեժիմի համար.

1.5. Սարքավորման դիզայնի կազմում և կազմաձևում, օրինակample

Ապահովել նախկինampդիզայնի ձևավորումն ավարտված է:
Intel Quartus Prime Pro Edition ծրագրաշարում բացեք Intel Quartus Prime նախագիծըample_installation_dir>/նախample_design.qpf>:
վրա Մշակում մենյու, սեղմեք Սկսել Կազմումը.
Հաջող կազմումից հետո .սոֆ file հասանելի է ձեր նշված գրացուցակում:
Հետևեք այս քայլերին, որպեսզի ծրագրավորեք սարքաշարը, օրինակampԴիզայնը Intel Agilex սարքի վրա F-սալիկով.
ա. Զարգացման փաթեթը միացրեք ընդունող համակարգչին:
բ. Գործարկեք Clock Control հավելվածը, որը մշակման փաթեթի մի մասն է: Դիզայնի համար սահմանեք նոր հաճախականություններ, օրինակample հետևյալը.
• NRZ ռեժիմի համար.
— Si5391 (U18), OUT0. Սահմանեք pll_ref_clk(3) արժեքը՝ ըստ ձեր դիզայնի պահանջի:
• PAM ռեժիմի համար.
— Si5391 (U45), OUT1. Սահմանեք pll_ref_clk(3) արժեքը՝ ըստ ձեր դիզայնի պահանջի:
— Si5391 (U19), OUT1. Սահմանեք mac_pll_ref_clk(3) արժեքը՝ ըստ ձեր դիզայնի պահանջի: գ. Սեղմել Գործիքներ ➤ Ծրագրավորող ➤ Սարքավորումների տեղադրում:
դ. Ընտրեք ծրագրավորման սարք: Ավելացրեք Intel Agilex I-Series Transceiver-SoC Development Kit-ը:
ե. Ապահովել դա Ռեժիմ սահմանված է JTAG.
զ. Ընտրեք Intel Agilex I-Series սարքը և սեղմեք Սարքի ավելացում. Ծրագրավորողը ձեր տախտակի վրա ցուցադրում է սարքերի միջև կապերի դիագրամ:
է. Ստուգեք վանդակը .բազմոց.
հ. Ստուգեք վանդակը Ծրագիր/Կարգավորել սյունակ.
ես. Սեղմել Սկսել.

1.6. Սարքավորումների դիզայնի փորձարկում Example
F-կղմինդր Interlaken Intel FPGA IP դիզայնը կազմելուց հետո նախկինampև կարգավորեք ձեր սարքը, կարող եք օգտագործել System Console-ը IP միջուկը և դրա ռեգիստրները ծրագրավորելու համար:

Հետևեք այս քայլերին՝ Համակարգի վահանակը բացելու և ապարատային դիզայնը փորձարկելու համարampլե:

CRC32, CRC24 և Checker-ի համար սխալներ չկան:
Փոխանցված ԳՍԸ-ները և ԳՍԸ-ները պետք է համընկնեն ստացված ԳՍԸ-ների և ԳՍԸ-ների հետ:

Հետևյալ սample ելքը ցույց է տալիս հաջող փորձնական աշխատանք Interlaken ռեժիմում.

Հետևյալ սample ելքը ցույց է տալիս հաջող փորձնական աշխատանք Interlaken Lookaside ռեժիմում.

2. Դիզայն Example Նկարագրություն

Դիզայնը նախկինample-ն ցույց է տալիս Interlaken IP միջուկի ֆունկցիոնալությունը:

2.1. Դիզայն Example Բաղադրիչներ
ՆախկինampԴիզայնը միացնում է համակարգի և PLL տեղեկատու ժամացույցները և անհրաժեշտ դիզայնի բաղադրիչները: Նախկինample design-ը կարգավորում է IP միջուկը ներքին շրջադարձային ռեժիմում և ստեղծում փաթեթներ IP միջուկի TX օգտատերերի տվյալների փոխանցման ինտերֆեյսի վրա: IP միջուկը ուղարկում է այս փաթեթները հաղորդիչի միջով ներքին հանգույցի ճանապարհով:

Այն բանից հետո, երբ IP միջուկային ստացողը ստանում է փաթեթները loopback ուղու վրա, այն մշակում է Interlaken փաթեթները և դրանք փոխանցում RX օգտվողի տվյալների փոխանցման ինտերֆեյսի վրա: ՆախկինampԴիզայնը ստուգում է, որ ստացված և փոխանցված փաթեթները համընկնում են:

F-Tile Interlaken Intel FPGA IP դիզայնը նախկինample-ն ներառում է հետևյալ բաղադրիչները.

F-Tile Interlaken Intel FPGA IP միջուկ
Փաթեթների գեներատոր և փաթեթների ստուգիչ
F-Tile Reference և System PLL Ժամացույցներ Intel FPGA IP միջուկ

2.2. Դիզայն Example Flow
F-Tile Interlaken Intel FPGA IP ապարատային դիզայնը նախկինample-ն կատարում է հետևյալ քայլերը.

Վերականգնել F-սալիկի Interlaken Intel FPGA IP-ն և F-Tile-ը:
Ազատեք վերակայումը Interlaken IP-ում (համակարգի վերակայում) և F-tile TX-ում (tile_tx_rst_n):
Կազմաձևում է F-tile Interlaken Intel FPGA IP-ն ներքին հանգույցի ռեժիմում:
Ազատեք F-tile RX-ի վերակայումը (tile_rx_rst_n):
Ուղարկում է Interlaken փաթեթների հոսք՝ կանխորոշված տվյալներով օգտակար բեռի մեջ դեպի IP միջուկի TX օգտատերերի տվյալների փոխանցման միջերես:

Ստուգում է ստացված փաթեթները և հայտնում կարգավիճակը: Փաթեթների ստուգիչը ներառված է ապարատային դիզայնի մեջ, օրինակample-ն ապահովում է հետևյալ հիմնական փաթեթների ստուգման հնարավորությունները.
• Ստուգեք, որ փոխանցված փաթեթների հաջորդականությունը ճիշտ է:
• Ստուգում է, որ ստացված տվյալները համապատասխանում են ակնկալվող արժեքներին՝ ապահովելով, որ թե՛ փաթեթների սկզբի (SOP) և թե՛ փաթեթի ավարտի (EOP) հաշվարկները համընկնում են տվյալների փոխանցման և ստացման ընթացքում:

*Այլ անուններ և ապրանքանիշեր կարող են պահանջվել որպես ուրիշների սեփականություն:

2.3. Ինտերֆեյսի ազդանշաններ
Աղյուսակ 6. Դիզայն Exampինտերֆեյսի ազդանշաններ

2.4. Գրանցվել քարտեզ

Նշում.

Դիզայն Exampռեգիստրի հասցեն սկսվում է 0x20**-ով, մինչդեռ Interlaken IP-ի հիմնական ռեգիստրի հասցեն սկսվում է 0x10**-ով:

F-tile PHY ռեգիստրի հասցեն սկսվում է 0x30**-ով, մինչդեռ F-tile FEC ռեգիստրի հասցեն սկսվում է 0x40**-ով: FEC ռեգիստրը հասանելի է միայն PAM4 ռեժիմում:
Մուտքի կոդ՝ RO — միայն կարդալու, և RW — կարդալ/գրել։
Համակարգի վահանակը կարդում է դիզայնը նախկինample գրանցում և հաղորդում է թեստի կարգավիճակը էկրանին:

Աղյուսակ 7. Դիզայն Example Գրանցվել քարտեզ

Աղյուսակ 8. Դիզայն Example Գրանցվել քարտեզ Interlaken Look-aside Design-ի համար Example
Օգտագործեք այս ռեգիստրի քարտեզը, երբ ստեղծեք դիզայնը նախկինումampմիացնելով Enable Interlaken Look-aside Mode պարամետրը միացված է:

2.5. Վերականգնել
F-Tile Interlaken Intel FPGA IP միջուկում դուք սկսում եք վերակայումը (reset_n=0) և պահում եք մինչև IP միջուկը վերադարձնի վերակայման հաստատում (reset_ack_n=0): Վերակայումը հեռացնելուց հետո (reset_n=1), reset_acknowledge-ը վերադառնում է իր սկզբնական վիճակին (reset_ack_n=1): Դիզայնում նախկինample, rst_ack_sticky ռեգիստրը պահում է reset acknowledge պնդումը և այնուհետև հրահրում է վերակայման հեռացումը (reset_n=1): Դուք կարող եք օգտագործել այլընտրանքային մեթոդներ, որոնք համապատասխանում են ձեր դիզայնի պահանջներին:

Կարևոր է. Ցանկացած սցենարի դեպքում, երբ պահանջվում է ներքին սերիական հանգույց, դուք պետք է առանձին թողարկեք F-սալիկի TX-ը և RX-ը՝ որոշակի հերթականությամբ: Լրացուցիչ տեղեկությունների համար տե՛ս համակարգի վահանակի սկրիպտը:

Նկար 7. Վերականգնել հաջորդականությունը NRZ ռեժիմում

Նկար 8. Վերականգնել հաջորդականությունը PAM4 ռեժիմում

3. F-Tile Interlaken Intel FPGA IP Design Example User Guide Archives

Եթե IP-ի հիմնական տարբերակը նշված չէ, ապա կիրառվում է նախորդ IP-ի հիմնական տարբերակի օգտագործման ուղեցույցը:

4. Փաստաթղթերի վերանայման պատմություն F-Tile Interlaken Intel FPGA IP դիզայնի համար ExampՕգտագործողի ուղեցույց

Intel կորպորացիա. Բոլոր իրավունքները պաշտպանված են։ Intel-ը, Intel-ի պատկերանշանը և Intel այլ նշանները Intel Corporation-ի կամ նրա դուստր ձեռնարկությունների ապրանքային նշաններն են: Intel-ը երաշխավորում է իր FPGA և կիսահաղորդչային արտադրանքների ընթացիկ կատարումը
տեխնիկական բնութագրերը՝ համաձայն Intel-ի ստանդարտ երաշխիքի, սակայն իրեն իրավունք է վերապահում փոփոխություններ կատարել ցանկացած ապրանքի և ծառայությունների մեջ ցանկացած ժամանակ՝ առանց ծանուցման: Intel-ը չի ստանձնում ոչ մի պատասխանատվություն կամ պատասխանատվություն, որը բխում է սույն հոդվածում նկարագրված որևէ տեղեկատվության, արտադրանքի կամ ծառայության կիրառումից կամ օգտագործումից, բացառությամբ այն դեպքերի, որոնց մասին հստակ գրավոր համաձայնեցված է Intel-ի կողմից: Intel-ի հաճախորդներին խորհուրդ է տրվում ձեռք բերել սարքի տեխնիկական բնութագրերի վերջին տարբերակը՝ նախքան որևէ հրապարակված տեղեկատվության վրա հիմնվելը և ապրանքների կամ ծառայությունների պատվերներ կատարելը:

Կարդացեք ավելին այս ձեռնարկի մասին և ներբեռնեք PDF.