intel լոգոնIntel® FPGA P-Tile Avalon ®
PCI Express-ի հոսքային IP*
Դիզայն ExampՕգտագործողի ուղեցույց
Թարմացվել է Intel®-ի համար
Quartus® Prime Design Suite՝ 21.3
IP տարբերակ՝ 6.0.0
Օգտագործողի ուղեցույց

Բովանդակություն թաքցնել
1 Դիզայն Example Նկարագրություն
2 Արագ մեկնարկի ուղեցույց
3 P-tile Avalon Streaming IP PCI Express դիզայնի համար
4 Փաստաթղթերի վերանայման պատմություն Intel P-Tile Avalon-ի համար
5 Փաստաթղթեր / ռեսուրսներ
5.1 Հղումներ
6 Առնչվող գրառումներ

Դիզայն Example Նկարագրություն

1.1. Ծրագրավորված մուտքի/ելքի (PIO) դիզայնի ֆունկցիոնալ նկարագրություն Օրինակample

PIO դիզայնը նախկինample-ն իրականացնում է հիշողության փոխանցումներ հյուրընկալող պրոցեսորից դեպի թիրախային սարք: Այս նախկինումample, հյուրընկալող պրոցեսորը պահանջում է մեկ dword MemRd և emWr
TLP-ներ.
PIO դիզայնը նախկինample ավտոմատ կերպով ստեղծում է fileանհրաժեշտ է մոդելավորել և կազմել Intel Prime ծրագրաշարում: Դիզայնը նախկինample-ն ընդգրկում է պարամետրերի լայն շրջանակ: Այնուամենայնիվ, այն չի ներառում PCIe-ի համար P-Tile Hard IP-ի բոլոր հնարավոր պարամետրերը:
Այս դիզայնը նախկինample-ն ներառում է հետևյալ բաղադրիչները.

  • Ստեղծված P-Tile Avalon Streaming Hard IP-ի վերջնական կետի տարբերակը (DUT) ձեր նշած պարամետրերով: Այս բաղադրիչը տեղափոխում է TLP տվյալները, որոնք ստացվել են PIO հավելվածում
  • PIO Application (APPS) բաղադրիչը, որն իրականացնում է անհրաժեշտ թարգմանությունը PCI Express TLP-ների և պարզ Avalon-MM-ի միջև, գրում և կարդում է onchip հիշողության մեջ:
  • Չիպային հիշողության (MEM) բաղադրիչ: 1×16 դիզայնի համար նախկինampՉիպային հիշողությունը բաղկացած է մեկ 16 ԿԲ հիշողության բլոկով: 2×8 դիզայնի համար նախկինample, on-chip հիշողությունը բաղկացած է երկու 16 KB հիշողության բլոկներից:
  • Վերականգնել թողարկման IP-ն. այս IP-ն պահում է կառավարման միացումը զրոյացված վիճակում, մինչև սարքն ամբողջությամբ մտնի օգտագործողի ռեժիմ: FPGA-ն հաստատում է INIT_DONE ելքը՝ ազդանշան տալու համար, որ սարքը օգտագործողի ռեժիմում է: Վերականգնման թողարկման IP-ն առաջացնում է ներքին INIT_DONE ազդանշանի շրջված տարբերակը՝ ստեղծելու nINIT_DONE ելքը, որը կարող եք օգտագործել ձեր դիզայնի համար: nINIT_DONE ազդանշանը բարձր է այնքան ժամանակ, մինչև ամբողջ սարքը մտնի օգտագործողի ռեժիմ: Այն բանից հետո, երբ nINIT_DONE-ը պնդում է (ցածր), ողջ տրամաբանությունը օգտատիրոջ ռեժիմում է և գործում է նորմալ: Դուք կարող եք օգտագործել nINIT_DONE ազդանշանը հետևյալ եղանակներից մեկով.
    • Արտաքին կամ ներքին վերակայում ապահովելու համար:
    • Վերակայման մուտքը փոխանցողին և I/O PLL-ներին փոխանցելու համար:
    • Դիզայնի բլոկների, ինչպիսիք են ներկառուցված հիշողության բլոկները, վիճակի մեքենան և հերթափոխի ռեգիստրները, մուտքագրելու հնարավորությունը:
    • Ձեր դիզայնի ռեգիստրի վերականգնում մուտքային պորտերը համաժամանակյա վարելու համար:

Մոդելավորման թեստային նստարանը ներկայացնում է PIO-ի դիզայնը նախկինումample և Root Port BFM՝ նպատակային վերջնակետի հետ ինտերֆեյսի համար:
Intel կորպորացիա. Բոլոր իրավունքները պաշտպանված են. Intel-ը, Intel-ի պատկերանշանը և Intel այլ նշանները Intel Corporation-ի կամ նրա դուստր ձեռնարկությունների ապրանքանիշերն են: Intel-ը երաշխավորում է իր FPGA-ի և կիսահաղորդչային արտադրանքների կատարումը ընթացիկ բնութագրերի համաձայն՝ համաձայն Intel-ի ստանդարտ երաշխիքի, սակայն իրեն իրավունք է վերապահում փոփոխություններ կատարել ցանկացած ապրանքի և ծառայությունների մեջ ցանկացած պահի առանց նախազգուշացման: Intel-ը չի ստանձնում ոչ մի պատասխանատվություն կամ պատասխանատվություն, որը բխում է սույն հոդվածում նկարագրված որևէ տեղեկատվության, արտադրանքի կամ ծառայության կիրառումից կամ օգտագործումից, բացառությամբ այն դեպքերի, որոնց մասին հստակ գրավոր համաձայնեցված է Intel-ի կողմից: Intel-ի հաճախորդներին խորհուրդ է տրվում ձեռք բերել սարքի տեխնիկական բնութագրերի վերջին տարբերակը՝ նախքան որևէ հրապարակված տեղեկատվության վրա հիմնվելը և ապրանքների կամ ծառայությունների պատվերներ կատարելը: *Այլ անուններ և ապրանքանիշեր կարող են պահանջվել որպես ուրիշների սեփականություն:
ISO 9001:2015 Գրանցված է
Նկար 1. Block Diagram for Platform Designer PIO 1×16 Design ExampSimulation Testbench

intel FPGA P-Tile Avalon Streaming IP PCI Express Design Example - 5

Նկար 2. Block Diagram for Platform Designer PIO 2×8 Design ExampSimulation Testbench

intel FPGA P-Tile Avalon Streaming IP PCI Express Design Example - 6

Փորձարկման ծրագիրը գրում և հետ է կարդում տվյալները նույն տեղից՝ չիպային հիշողության մեջ: Այն համեմատում է կարդացված տվյալները ակնկալվող արդյունքի հետ: Թեստը հաղորդում է, «Սիմուլյացիան դադարեցվել է հաջող ավարտի պատճառով», եթե սխալներ չեն լինում: The P-Tile Avalon
Սթրիմինգի դիզայն, օրինակample-ն աջակցում է հետևյալ կոնֆիգուրացիաներին.

  • Gen4 x16 Վերջնակետ
  • Gen3 x16 Վերջնակետ
  • Gen4 x8x8 Վերջնակետ
  • Gen3 x8x8 Վերջնակետ

Նշում. PCIe x8x8 PIO դիզայնի մոդելավորման փորձնական նստարան, օրինակample-ը կազմաձևված է մեկ PCIe x8 հղման համար, չնայած իրական դիզայնն իրականացնում է երկու PCIe x8 հղում:
Նշում. Այս դիզայնը նախկինample-ն աջակցում է միայն PCI Express-ի P-tile Avalon Streaming IP-ի Parameter Editor-ի լռելյայն կարգավորումները:
Նկար 3. Պլատֆորմ դիզայներ համակարգի բովանդակությունը P-Tile Avalon Streaming PCI Express 1×16 PIO Design Example
The Platform Designer-ը ստեղծում է այս դիզայնը մինչև Gen4 x16 տարբերակների համար:

intel FPGA P-Tile Avalon Streaming IP PCI Express Design Example - 7

Նկար 4. Պլատֆորմ դիզայներ համակարգի բովանդակությունը P-Tile Avalon Streaming PCI Express 2×8 PIO Design Example
The Platform Designer-ը ստեղծում է այս դիզայնը մինչև Gen4 x8x8 տարբերակների համար:

intel FPGA P-Tile Avalon Streaming IP PCI Express Design Example - 8

1.2. Ֆունկցիոնալ նկարագրություն Single Root I/O վիրտուալացման (SR-IOV) դիզայնի օրինակample
SR-IOV դիզայնը նախկինample-ն իրականացնում է հիշողության փոխանցումներ հյուրընկալող պրոցեսորից դեպի թիրախային սարք: Այն աջակցում է մինչև երկու PF և 32 VF մեկ PF-ի համար:
SR-IOV դիզայնը նախկինample ավտոմատ կերպով ստեղծում է fileանհրաժեշտ է մոդելավորել և կազմել Intel Quartus Prime ծրագրաշարում: Դուք կարող եք ներբեռնել կազմված դիզայնը
Intel Stratix® 10 DX Development Kit կամ Intel Agilex™ Development Kit:
Այս դիզայնը նախկինample-ն ներառում է հետևյալ բաղադրիչները.

  • Ստեղծված P-Tile Avalon Streaming (Avalon-ST) IP վերջնակետի տարբերակ (DUT) ձեր նշած պարամետրերով: Այս բաղադրիչը ստացված TLP տվյալները տեղափոխում է SR-IOV հավելված:
  • SR-IOV Application (APPS) բաղադրիչը, որն իրականացնում է անհրաժեշտ թարգմանությունը PCI Express TLP-ների և պարզ Avalon-ST-ի միջև, գրում և կարդում է չիպային հիշողության մեջ: SR-IOV APPS բաղադրիչի համար ընթերցված հիշողության TLP-ն կստեղծի տվյալների լրացում:
    • SR-IOV դիզայնի համար, օրինակampերկու PF-ով և 32 VF-ով մեկ PF-ով, կան 66 հիշողության վայրեր, որոնք դիզայնը նախկինումampկարող եք մուտք գործել: Երկու PF-ները կարող են մուտք գործել հիշողության երկու տեղ, մինչդեռ 64 VF-ները (2 x 32) կարող են մուտք գործել 64 հիշողության վայրեր:
  • Վերականգնել թողարկման IP-ն:
    Մոդելավորման թեստային նստարանը ներկայացնում է SR-IOV դիզայնի օրինակըample և Root Port BFM՝ նպատակային վերջնակետի հետ ինտերֆեյսի համար:

Նկար 5. Block Diagram for Platform Designer SR-IOV 1×16 Design ExampSimulation Testbench

intel FPGA P-Tile Avalon Streaming IP PCI Express Design Example - 1

Նկար 6. Block Diagram for Platform Designer SR-IOV 2×8 Design ExampSimulation Testbench

intel FPGA P-Tile Avalon Streaming IP PCI Express Design Example - 2

Թեստային ծրագիրը գրում և հետ է կարդում տվյալները միևնույն տեղից՝ չիպային հիշողության մեջ 2 PF-ի և 32 VF-ի մեկ PF-ի վրա: Այն համեմատում է կարդացված տվյալները սպասվածի հետ
արդյունք. Թեստը հաղորդում է, «Սիմուլյացիան դադարեցվել է հաջող ավարտի պատճառով», եթե սխալներ չեն լինում:
SR-IOV դիզայնը նախկինample-ն աջակցում է հետևյալ կոնֆիգուրացիաներին.

  • Gen4 x16 Վերջնակետ
  • Gen3 x16 Վերջնակետ
  • Gen4 x8x8 Վերջնակետ
  • Gen3 x8x8 Վերջնակետ

Նկար 7. Պլատֆորմ դիզայներ համակարգի բովանդակությունը P-Tile Avalon-ST-ի հետ SR-IOV-ի համար PCI Express 1×16 Design Ex-ի համարample

intel FPGA P-Tile Avalon Streaming IP PCI Express Design Example - 3

Նկար 8. Պլատֆորմ դիզայներ համակարգի բովանդակությունը P-Tile Avalon-ST-ի հետ SR-IOV-ի համար PCI Express 2×8 Design Ex-ի համարample

intel FPGA P-Tile Avalon Streaming IP PCI Express Design Example - 4

Արագ մեկնարկի ուղեցույց

Օգտագործելով Intel Quartus Prime ծրագրաշարը, դուք կարող եք ստեղծել ծրագրավորված I/O (PIO) դիզայն նախկինումample Intel FPGA P-Tile Avalon-ST կոշտ IP PCI Express* IP միջուկի համար: Ստեղծված դիզայնը նախկինample-ն արտացոլում է ձեր նշած պարամետրերը: PIO նախկինample-ը տվյալները փոխանցում է հյուրընկալող պրոցեսորից դեպի թիրախային սարք: Այն հարմար է ցածր թողունակությամբ հավելվածների համար: Այս դիզայնը նախկինample ավտոմատ կերպով ստեղծում է fileԱնհրաժեշտ է Intel Quartus Prime ծրագրաշարում մոդելավորելու և կոմպիլացնելու համար: Դուք կարող եք ներբեռնել կոմպիլացված դիզայնը ձեր FPGA մշակման տախտակում: Հատուկ սարքավորումների վրա ներբեռնելու համար թարմացրեք Intel Quartus Prime կարգավորումները: File (.qsf)՝ ճիշտ քորոցների նշանակումներով։ Նկար 9. Դիզայնի զարգացման քայլերը Նախample

intel FPGA P-Tile Avalon Streaming IP PCI Express Design Example - 9

Intel կորպորացիա. Բոլոր իրավունքները պաշտպանված են. Intel-ը, Intel-ի պատկերանշանը և Intel այլ նշանները Intel Corporation-ի կամ նրա դուստր ձեռնարկությունների ապրանքանիշերն են: Intel-ը երաշխավորում է իր FPGA-ի և կիսահաղորդչային արտադրանքների կատարումը ընթացիկ բնութագրերի համաձայն՝ համաձայն Intel-ի ստանդարտ երաշխիքի, սակայն իրեն իրավունք է վերապահում փոփոխություններ կատարել ցանկացած ապրանքի և ծառայությունների մեջ ցանկացած պահի առանց նախազգուշացման: Intel-ը չի ստանձնում ոչ մի պատասխանատվություն կամ պատասխանատվություն, որը բխում է սույն հոդվածում նկարագրված որևէ տեղեկատվության, արտադրանքի կամ ծառայության կիրառումից կամ օգտագործումից, բացառությամբ այն դեպքերի, որոնց մասին հստակ գրավոր համաձայնեցված է Intel-ի կողմից: Intel-ի հաճախորդներին խորհուրդ է տրվում ձեռք բերել սարքի տեխնիկական բնութագրերի վերջին տարբերակը՝ նախքան որևէ հրապարակված տեղեկատվության վրա հիմնվելը և ապրանքների կամ ծառայությունների պատվերներ կատարելը: *Այլ անուններ և ապրանքանիշեր կարող են պահանջվել որպես ուրիշների սեփականություն:
ISO 9001:2015 Գրանցված է
2.1. Տեղեկատուի կառուցվածքը
Գծապատկեր 10. Ստեղծված դիզայնի գրացուցակի կառուցվածքը Օրինակample

intel FPGA P-Tile Avalon Streaming IP PCI Express Design Example - 10

2.2. Դիզայնի առաջացում Example
Նկար 11. Ընթացակարգ

intel FPGA P-Tile Avalon Streaming IP PCI Express Design Example - 11

  1. Intel Quartus Prime Pro Edition ծրագրում ստեղծեք նոր նախագիծ (File ➤ Նոր նախագծի վարպետ):
  2. Նշեք գրացուցակը, անունը և վերին մակարդակի կազմակերպությունը:
  3. Ծրագրի տեսակի համար ընդունեք լռելյայն արժեքը՝ Դատարկ նախագիծ: Սեղմեք Հաջորդը:
  4. Ավելացնելու համար Fileսեղմեք Հաջորդը։
  5. Ընտանիքի, Սարքի և տախտակի կարգավորումների համար ընտրեք Intel Agilex կամ Intel Stratix 10:
  6. Եթե ​​վերջին քայլում ընտրել եք Intel Stratix 10-ը, ապա Device-ի բացվող ընտրացանկում ընտրեք Stratix 10 DX:
  7. Ընտրեք թիրախային սարքը ձեր դիզայնի համար:
  8. Սեղմեք Ավարտել:
  9. IP կատալոգում տեղադրեք և ավելացրեք Intel P-Tile Avalon-ST կոշտ IP-ն PCI Express-ի համար:
  10. Նոր IP տարբերակ երկխոսության վանդակում նշեք ձեր IP-ի անունը: Սեղմեք Ստեղծել:
  11. Վերին մակարդակի Կարգավորումներ և PCIe* Կարգավորումներ ներդիրներում նշեք ձեր IP փոփոխության պարամետրերը: Եթե ​​դուք օգտագործում եք SR-IOV դիզայնը, օրինակample, կատարեք հետևյալ քայլերը՝ SR-IOV-ը միացնելու համար.
    ա. PCIe* Սարք ներդիրում՝ PCIe* PCI Express / PCI հնարավորություններ ներդիրում, նշեք «Միացնել բազմաթիվ ֆիզիկական գործառույթներ» վանդակը:
    բ. PCIe* Multifunction և SR-IOV System Settings ներդիրում նշեք վանդակը Միացնել SR-IOV աջակցությունը և նշեք PF-ների և VF-ների քանակը: x8 կոնֆիգուրացիաների համար նշեք վանդակները Միացնել բազմաթիվ ֆիզիկական գործառույթներ և Միացնել SR-IOV աջակցությունը և՛ PCIe0, և՛ PCIe1 ներդիրների համար:
    գ. PCIe* MSI-X ներդիրում PCIe* PCI Express / PCI հնարավորություններ ներդիրում, անհրաժեշտության դեպքում միացրեք MSI-X հատկությունը:
    դ. PCIe* Base Address Registers ներդիրում միացրեք BAR0-ը և՛ PF-ի, և՛ VF-ի համար:
    ե. Պարամետրերի այլ կարգավորումներ չեն աջակցվում այս դիզայնի համար, օրինակampլե.
  12. Նախկինումample Designs ներդիրում, կատարեք հետևյալ ընտրությունները.
    ա. Նախample Դիզայն Files, միացրեք «Սիմուլյացիա» և «Սինթեզ» տարբերակները։
    Եթե ​​ձեզ պետք չեն այս մոդելավորումը կամ սինթեզը files, համապատասխան տարբերակ(եր)ն անջատված թողնելը զգալիորեն նվազեցնում է նախկինampԴիզայնի ստեղծման ժամանակը:
    բ. Ստեղծված HDL ձևաչափի համար ընթացիկ թողարկումում հասանելի է միայն Verilog-ը:
    գ. Target Development Kit-ի համար ընտրեք Intel Stratix 10 DX P-Tile ES1 FPGA Development Kit, Intel Stratix 10 DX P-Tile Production FPGA Development Kit կամ Intel Agilex F-Series P-Tile ES0 FPGA Development Kit:
    13. Ընտրեք Generate Example Դիզայն ստեղծելու դիզայն, օրինակample, որը կարող եք մոդելավորել և ներբեռնել սարքաշարում: Եթե ​​ընտրեք P-Tile մշակման տախտակներից մեկը, ապա այդ տախտակի սարքը վերագրանցում է Intel Quartus Prime նախագծում նախկինում ընտրված սարքը, եթե սարքերը տարբեր են: Երբ հուշումը ձեզ խնդրում է նշել ձեր նախկինի գրացուցակըample design, դուք կարող եք ընդունել լռելյայն գրացուցակը, ./intel_pcie_ptile_ast_0_example_design կամ ընտրեք մեկ այլ գրացուցակ:
    Նկար 12. Example Designs Tab
    intel FPGA P-Tile Avalon Streaming IP PCI Express Design Example - 12
  13. Սեղմեք Ավարտել: Դուք կարող եք պահպանել ձեր .ip-ը file երբ հուշում են, բայց պարտադիր չէ, որ կարողանան օգտագործել նախկինampդիզայն.
  14. Բացեք նախկինըampդիզայնի նախագիծ.
  15. Կազմել նախկինample նախագծային նախագիծը .սոֆ file համար ամբողջական նախկինampդիզայն. Սա file այն է, ինչ դուք ներբեռնում եք տախտակի վրա՝ ապարատային ստուգում կատարելու համար:
  16. Փակեք ձեր նախկինըampդիզայնի նախագիծ.
    Նկատի ունեցեք, որ դուք չեք կարող փոխել PCIe փին հատկացումները Intel Quartus Prime նախագծում: Այնուամենայնիվ, PCB-ի երթուղին հեշտացնելու համար կարող եք առաջ տանելtagԱյս IP-ով աջակցվող երթևեկության շրջադարձի և բևեռականության ինվերսիայի առանձնահատկություններից:

2.3. Դիզայնի մոդելավորում Example
Մոդելավորման կարգավորումը ներառում է Root Port Bus Functional Model-ի (BFM) օգտագործումը P-tile Avalon Streaming IP PCIe-ի (DUT) համար, ինչպես ցույց է տրված ստորև:
գործիչ.
Նկար 13. PIO Design ExampSimulation Testbench

intel FPGA P-Tile Avalon Streaming IP PCI Express Design Example - 13

Փորձարկման սեղանի և դրա մոդուլների մասին լրացուցիչ մանրամասների համար տես Testbench էջ 15:
Հետևյալ հոսքի դիագրամը ցույց է տալիս նախագծման մոդելավորման քայլերը, օրինակampլե:
Նկար 14. Ընթացակարգը

intel FPGA P-Tile Avalon Streaming IP PCI Express Design Example - 14

  1.  Փոխել testbench մոդելավորման գրացուցակ, / pcie_ed_tb/pcie_ed_tb/sim/ /սիմուլյատոր.
  2. Գործարկեք սիմուլյացիոն սցենարը ձեր ընտրած սիմուլյատորի համար: Տես ստորև բերված աղյուսակը:
  3. Վերլուծեք արդյունքները.

Նշում. P-Tile-ը չի աջակցում զուգահեռ PIPE սիմուլյացիաներին:
Աղյուսակ 1. Սիմուլյացիա գործարկելու քայլեր

Սիմուլյատոր Աշխատանքային տեղեկատու Հրահանգներ
ModelSim* SE, Siemens* EDA QuestaSim*- Intel FPGA Edition <example_design>/pcie_ed_tb/ pcie_ed_tb/sim/mentor/ 1. Invoke vsim (մուտքագրելով vsim, որը բացում է վահանակի պատուհանը, որտեղ կարող եք գործարկել հետևյալ հրամանները):
2. անել msim_setup.tcl
Նշում. Որպես այլընտրանք, 1-ին և 2-րդ քայլերն անելու փոխարեն կարող եք մուտքագրել՝ vsim -c -do msim_setup.tcl:
3. ld_debug
4. վազել -բոլոր
5. Հաջող սիմուլյացիան ավարտվում է հետևյալ հաղորդագրությամբ՝ «Սիմուլյացիան դադարեց՝ հաջող ավարտի պատճառով»:
VCS* <example_design>/pcie_ed_tb/ pcie_ed_tb/sim/synopsys/vcs 1. Մուտքագրեք sh vcs_setup.sh USER_DEFINED_COMPILE_OPTIONS=”” USER_DEFINED_ELAB_OPTIONS=”-xlrm\ uniq_prior_final” USER_DEFINED_SIM_OPTIONS=””
շարունակել…
Սիմուլյատոր Աշխատանքային տեղեկատու Հրահանգներ
    Նշում. Վերևի հրամանը մեկ տողով հրաման է:
2. Հաջող սիմուլյացիան ավարտվում է հետևյալ հաղորդագրությամբ՝ «Սիմուլյացիան դադարեց՝ հաջող ավարտի պատճառով»:
Նշում. Ինտերակտիվ ռեժիմում սիմուլյացիա գործարկելու համար օգտագործեք հետևյալ քայլերը. (եթե դուք արդեն ստեղծել եք simv գործարկվող ոչ ինտերակտիվ ռեժիմում, ջնջեք simv և simv.diadir)
1. Բացեք vcs_setup.sh file և VCS հրամանին ավելացրեք վրիպազերծման տարբերակ՝ vcs -debug_access+r
2. Կազմել դիզայնը նախկինample: sh vcs_setup.sh USER_DEFINED_ELAB_OPTIONS=”- xlrm\ uniq_prior_final” SKIP_SIM=1
3. Սկսեք սիմուլյացիան ինտերակտիվ ռեժիմով.
simv -gui &

Այս թեստային նստարանը մոդելավորում է մինչև Gen4 x16 տարբերակ:
Մոդելավորումը հաղորդում է, «Սիմուլյացիան դադարեցվել է հաջող ավարտի պատճառով», եթե սխալներ տեղի չունենան:
2.3.1. Փորձարկման նստարան
Testbench-ը օգտագործում է փորձնական վարորդի մոդուլ՝ altpcietb_bfm_rp_gen4_x16.sv՝ կազմաձևման և հիշողության գործարքները սկսելու համար: Գործարկման ժամանակ թեստային վարորդի մոդուլը ցուցադրում է տեղեկատվություն Root Port-ից և Endpoint Configuration Space ռեգիստրներից, որպեսզի կարողանաք հարաբերվել ձեր նշած պարամետրերին՝ օգտագործելով Parameter Editor:
Նախկինample design-ը և testbench-ը դինամիկ կերպով ստեղծվում են՝ հիմնվելով PCIe-ի համար P-Tile IP-ի համար ընտրված կազմաձևի վրա: Testbench-ն օգտագործում է այն պարամետրերը, որոնք դուք նշել եք Intel Quartus Prime-ի Պարամետրերի խմբագրիչում: Այս թեստային նստարանը մոդելավորում է մինչև ×16 PCI Express հղում՝ օգտագործելով սերիական PCI Express ինտերֆեյսը: Փորձնական նստարանի դիզայնը թույլ է տալիս միաժամանակ մոդելավորել մեկից ավելի PCI Express հղում: Հետևյալ նկարը ներկայացնում է բարձր մակարդակ view PIO դիզայնի նախկինampլե.
Նկար 15. PIO Design ExampSimulation Testbench

intel FPGA P-Tile Avalon Streaming IP PCI Express Design Example - 15

Փորձարկման նստարանի վերին մակարդակը ներկայացնում է հետևյալ հիմնական մոդուլները.

  • altpcietb_bfm_rp_gen4x16.sv — Սա Root Port PCIe BFM-ն է:
    //Տեղեկագրության ուղի
    /intel_pcie_ptile_ast_0_example_design/pcie_ed_tb/ip/
    pcie_ed_tb/dut_pcie_tb_ip/intel_pcie_ptile_tbed_ /sim
  • pcie_ed_dut.ip. Սա վերջնական կետի դիզայնն է՝ ձեր նշած պարամետրերով:
    //Տեղեկագրության ուղի
    /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
  • pcie_ed_pio0.ip. Այս մոդուլը գործարքների թիրախ և նախաձեռնող է PIO դիզայնի նախկին համարampլե.
    //Տեղեկագրության ուղի
    /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
  • pcie_ed_sriov0.ip: Այս մոդուլը հանդիսանում է SR-IOV դիզայնի նախկին գործարքների թիրախ և նախաձեռնողampլե.
    //Տեղեկագրության ուղի
    /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed

Նկար 16. SR-IOV Design ExampSimulation Testbench

intel FPGA P-Tile Avalon Streaming IP PCI Express Design Example - 16

Բացի այդ, փորձարկման նստարանն ունի ռեժիմներ, որոնք կատարում են հետևյալ առաջադրանքները.

  • Ստեղծում է տեղեկատու ժամացույց վերջնակետի համար պահանջվող հաճախականությամբ:
  • Ապահովում է PCI Express-ի վերականգնում գործարկման ժամանակ:

Root Port BFM-ի մասին լրացուցիչ մանրամասների համար տե՛ս Intel FPGA P-Tile Avalon հոսքային IP-ի TestBench գլուխը PCI Express Օգտագործողի ուղեցույցի համար:
Առնչվող տեղեկատվություն
Intel FPGA P-Tile Avalon հոսքային IP PCI Express-ի օգտագործման ուղեցույց
2.3.1.1. Test Driver մոդուլ
Փորձնական վարորդի մոդուլը, intel_pcie_ptile_tbed_hwtcl.v, ներկայացնում է վերին մակարդակի BFM, altpcietb_bfm_top_rp.v:
Բարձր մակարդակի BFM-ն կատարում է հետևյալ խնդիրները.

  1. Հաստատում է վարորդին և մոնիտորին:
  2. Գործարկում է Root Port BFM-ը:
  3. Ինքնաստեղծում է սերիական ինտերֆեյսը:

Կազմաձևման մոդուլը՝ altpcietb_g3bfm_configure.v, կատարում է հետևյալ առաջադրանքները.

  1. Կազմաձևում և վերագրում է BAR-երը:
  2. Կարգավորում է Root Port-ը և Endpoint-ը:
  3. Ցուցադրում է համապարփակ Կազմաձևման տարածք, BAR, MSI, MSI-X և AER կարգավորումներ:

2.3.1.2. PIO Design Example Testbench

Ստորև բերված նկարը ցույց է տալիս PIO-ի դիզայնը նախկինումampմոդելավորման դիզայնի հիերարխիա: PIO-ի դիզայնի թեստերը, օրինակample-ը սահմանվում է apps_type_hwtcl պարամետրով
3. Այս պարամետրի արժեքով գործարկվող թեստերը սահմանվում են ebfm_cfg_rp_ep_rootport-ում, find_mem_bar-ում և downstream_loop-ում:
Նկար 17. PIO Design ExampSimulation Design Hierarchy

intel FPGA P-Tile Avalon Streaming IP PCI Express Design Example - 17

Testbench-ը սկսվում է հղման ուսուցմամբ և այնուհետև մուտք է գործում IP-ի կազմաձևման տարածք՝ թվարկելու համար: Առաջադրանք, որը կոչվում է downstream_loop (սահմանված է Root Port-ում
PCIe BFM altpcietb_bfm_rp_gen4_x16.sv) այնուհետև կատարում է PCIe կապի թեստը: Այս թեստը բաղկացած է հետևյալ քայլերից.

  1. Թողարկեք հիշողության գրելու հրաման՝ վերջնակետի հետևում գտնվող չիպի հիշողության մեջ մեկ բառ տվյալների գրելու համար:
  2. Թողարկեք հիշողության ընթերցման հրաման՝ ներչիպային հիշողությունից տվյալները հետ կարդալու համար:
  3. Համեմատեք կարդացված տվյալները գրելու տվյալների հետ: Եթե ​​դրանք համընկնում են, թեստը սա հաշվում է որպես անցում:
  4. Կրկնեք 1-ին, 2-րդ և 3-րդ քայլերը 10 կրկնությունների համար:

Հիշողության առաջին գրությունը տեղի է ունենում մեր 219 թվականին: Դրան հաջորդում է PCIe-ի համար P-tile Hard IP-ի Avalon-ST RX ինտերֆեյսի հիշողության ընթերցումը: Ավարտման TLP-ն հայտնվում է հիշողության ընթերցման հարցումից անմիջապես հետո՝ Avalon-ST TX ինտերֆեյսում:
2.3.1.3. SR-IOV Design Example Testbench
Ստորև բերված նկարը ցույց է տալիս SR-IOV դիզայնը նախկինումampմոդելավորման դիզայնի հիերարխիա: SR-IOV նախագծման թեստեր, օրինակampԴրանք կատարվում են առաջադրանքով, որը կոչվում է sriov_test,
որը սահմանված է altpcietb_bfm_cfbp.sv-ում:
Նկար 18. SR-IOV Design ExampSimulation Design Hierarchy

intel FPGA P-Tile Avalon Streaming IP PCI Express Design Example - 18

SR-IOV թեստային նստարանն աջակցում է մինչև երկու ֆիզիկական ֆունկցիա (PF) և 32 վիրտուալ ֆունկցիա (VFs) մեկ PF-ի համար:
Testbench-ը սկսվում է հղման ուսուցմամբ և այնուհետև մուտք է գործում IP-ի կազմաձևման տարածք՝ թվարկելու համար: Դրանից հետո այն կատարում է հետևյալ քայլերը.

  1. Ուղարկեք հիշողության գրման հարցում PF-ին, որին հաջորդում է հիշողության ընթերցման հարցում՝ նույն տվյալները համեմատելու համար: Եթե ​​ընթերցված տվյալները համընկնում են գրելու տվյալների հետ, դա այդպես է
    a Pass. Այս թեստը կատարվում է my_test կոչվող առաջադրանքով (սահմանված է altpcietb_bfm_cfbp.v-ում): Այս թեստը կրկնվում է երկու անգամ յուրաքանչյուր PF-ի համար:
  2. Ուղարկեք հիշողության գրման հարցում VF-ին, որին հաջորդում է հիշողության ընթերցման հարցում՝ նույն տվյալները համեմատելու համար: Եթե ​​ընթերցված տվյալները համընկնում են գրելու տվյալների հետ, դա այդպես է
    a Pass. Այս թեստը կատարվում է cfbp_target_test կոչվող առաջադրանքով (սահմանված է altpcietb_bfm_cfbp.v-ում): Այս թեստը կրկնվում է յուրաքանչյուր VF-ի համար:

Հիշողության առաջին գրությունը տեղի է ունենում մեր 263 թվականին: Դրան հաջորդում է PCIe-ի P-tile Hard IP-ի PF0-ի Avalon-ST RX ինտերֆեյսի ընթերցումը: Ավարտման TLP-ն հայտնվում է հիշողության ընթերցման հարցումից անմիջապես հետո՝ Avalon-ST TX ինտերֆեյսում:
2.4. Դիզայնի կազմում Նախample

  1. Նավարկեք դեպի /intel_pcie_ptile_ast_0_example_design/ և բաց pcie_ed.qpf:
  2. Եթե ​​ընտրեք հետևյալ երկու մշակման փաթեթներից որևէ մեկը, VID-ի հետ կապված կարգավորումները կներառվեն .qsf-ում: file առաջացած դիզայնի օրինակample, և ձեզանից չի պահանջվում դրանք ձեռքով ավելացնել: Նկատի ունեցեք, որ այս կարգավորումները հատուկ են տախտակին:
    • Intel Stratix 10 DX P-Tile ES1 FPGA մշակման հավաքածու
    • Intel Stratix 10 DX P-Tile Production FPGA մշակման հավաքածու
    • Intel Agilex F-Series P-Tile ES0 FPGA մշակման հավաքածու
  3. Մշակման ընտրացանկում ընտրեք Սկսել կազմումը:

2.5. Linux Kernel Driver-ի տեղադրում

Նախքան դուք կարող եք փորձարկել դիզայնը նախկինampՍարքավորումներում դուք պետք է տեղադրեք Linux միջուկը
վարորդ. Դուք կարող եք օգտագործել այս վարորդը հետևյալ թեստերը կատարելու համար.
• PCIe կապի թեստ, որը կատարում է 100 գրություն և ընթերցում
• Հիշողության տարածք DWORD
կարդում և գրում է
• Կազմաձևման տարածություն DWORD-ը կարդում և գրում է
(1)
Բացի այդ, դուք կարող եք օգտագործել վարորդը հետևյալ պարամետրերի արժեքը փոխելու համար.
• Օգտագործվող BAR-ը
• Ընտրված սարքը (նշելով ավտոբուսի, սարքի և ֆունկցիայի (BDF) համարները
սարքը)
Միջուկի դրայվերը տեղադրելու համար կատարեք հետևյալ քայլերը.

  1. Նավարկեք դեպի ./software/kernel/linux՝ նախկինի տակampդիզայնի սերնդի գրացուցակ:
  2. Փոխեք տեղադրման, բեռնման և բեռնաթափման թույլտվությունները files:
    $ chmod 777 տեղադրել բեռի բեռնաթափում
  3. Տեղադրեք վարորդը.
    $ sudo ./տեղադրել
  4. Ստուգեք վարորդի տեղադրումը.
    $ lsmod | grep intel_fpga_pcie_drv
    Ակնկալվող արդյունքը.
    intel_fpga_pcie_drv 17792 0
  5. Ստուգեք, որ Linux-ը ճանաչում է PCIe դիզայնը նախկինումampլե:
    $ lspci -d 1172:000 -v | grep intel_fpga_pcie_drv
    Նշում. Եթե ​​փոխել եք վաճառողի ID-ն, փոխարինեք նոր վաճառողի ID-ն Intel-ով
    Վաճառողի ID-ն այս հրամանում:
    Ակնկալվող արդյունքը.
    Օգտագործված միջուկի վարորդ՝ intel_fpga_pcie_drv

2.6. Դիզայնի վարում Example
Ահա թեստային գործողությունները, որոնք կարող եք կատարել P-Tile Avalon-ST PCIe դիզայնի վրա նախկինումamples:

  1. Օգտագործողի այս ուղեցույցում բառ, DWORD և QWORD տերմիններն ունեն նույն նշանակությունը, ինչ նրանք ունեն PCI Express Base Specification-ում: Բառը 16 բիթ է, DWORD-ը՝ 32 բիթ, իսկ QWORD-ը՝ 64 բիթ:

Աղյուսակ 2. Փորձնական գործառնություններ, որոնք աջակցում են P-Tile Avalon-ST PCIe Design Examples

 Գործողություններ  Պահանջվող BAR Աջակցվում է P-Tile Avalon-ST PCIe Design Example
0: Հղման թեստ – 100 գրում և կարդում 0 Այո՛
1. Գրեք հիշողության տարածք 0 Այո՛
2. Կարդացեք հիշողության տարածքը 0 Այո՛
3. Գրեք կազմաձևման տարածք N/A Այո՛
4. Կարդացեք կազմաձևման տարածքը N/A Այո՛
5. Փոխել BAR-ը N/A Այո՛
6: Փոխեք սարքը N/A Այո՛
7. Միացնել SR-IOV-ը N/A Այո (*)
8. Կատարեք հղման թեստ ընթացիկ սարքին պատկանող յուրաքանչյուր միացված վիրտուալ ֆունկցիայի համար  N/A  Այո (*)
9. Կատարել DMA N/A Ոչ
10. Դուրս գալ ծրագրից N/A Այո՛

Նշում. (*) Այս փորձարկման գործողությունները հասանելի են միայն այն դեպքում, երբ SR-IOV-ի դիզայնը նախկինումampընտրված է le.
2.6.1. Աշխատում է PIO Design Example

  1. Նավարկեք դեպի ./software/user/exampԴիզայնի տակ, օրինակampտեղեկատու.
  2. Կազմել դիզայնը նախկինampհայտը.
    $ կատարել
  3. Գործարկել թեստը.
    $ sudo ./intel_fpga_pcie_link_test
    Դուք կարող եք գործարկել Intel FPGA IP PCIe կապի թեստը ձեռքով կամ ավտոմատ ռեժիմով: Ընտրեք՝
    • Ավտոմատ ռեժիմում հավելվածն ավտոմատ ընտրում է սարքը: Փորձարկումն ընտրում է Intel PCIe սարքը ամենացածր BDF-ով` համապատասխանեցնելով վաճառողի ID-ին:
    Թեստը նաև ընտրում է ամենացածր հասանելի BAR-ը:
    • Ձեռքով ռեժիմում թեստը ձեզ հարցնում է ավտոբուսի, սարքի և ֆունկցիայի համարի և BAR-ի համար:
    Intel Stratix 10 DX կամ Intel Agilex Development Kit-ի համար կարող եք որոշել
    BDF՝ մուտքագրելով հետևյալ հրամանը.
    $ lspci -d 1172:
    4. Ահա սampտառադարձումներ ավտոմատ և ձեռքով ռեժիմների համար.
    Ավտոմատ ռեժիմ.

intel FPGA P-Tile Avalon Streaming IP PCI Express Design Example - 19intel FPGA P-Tile Avalon Streaming IP PCI Express Design Example - 20

Ձեռնարկի ռեժիմ.

intel FPGA P-Tile Avalon Streaming IP PCI Express Design Example - 21

Առնչվող տեղեկատվություն
PCIe Link Inspector Overview
Օգտագործեք PCIe Link Inspector-ը, որպեսզի վերահսկեք հղումը ֆիզիկական, տվյալների կապի և գործարքների շերտերում:
2.6.2. Աշխատում է SR-IOV Design Example

Ահա SR-IOV դիզայնը փորձարկելու քայլերըample on hardware:

  1. Գործարկեք Intel FPGA IP PCIe կապի թեստը՝ գործարկելով sudo-ն:/
    intel_fpga_pcie_link_test հրամանը և ընտրեք 1 տարբերակը.
    Ձեռքով ընտրեք սարքը:
  2. Մուտքագրեք ֆիզիկական ֆունկցիայի BDF-ը, որի համար հատկացված են վիրտուալ գործառույթները:
  3. Մուտքագրեք BAR «0»՝ թեստային մենյու անցնելու համար:
  4. Մուտքագրեք 7 տարբերակը՝ ընթացիկ սարքի համար SR-IOV-ն ակտիվացնելու համար:
  5. Մուտքագրեք ընթացիկ սարքի համար միացված վիրտուալ գործառույթների քանակը:
    intel FPGA P-Tile Avalon Streaming IP PCI Express Design Example - 22
  6. Մուտքագրեք 8-րդ տարբերակը՝ ֆիզիկական ֆունկցիայի համար հատկացված յուրաքանչյուր միացված վիրտուալ ֆունկցիայի համար կապի փորձարկում կատարելու համար: Հղման թեստային հավելվածը կկատարի 100 հիշողության գրում յուրաքանչյուր տվյալների մեկ բառով, այնուհետև նորից կկարդա տվյալները՝ ստուգելու համար: Հավելվածը կտպագրի վիրտուալ գործառույթների քանակը, որոնք ձախողել են կապի թեստը թեստավորման ավարտին:
    intel FPGA P-Tile Avalon Streaming IP PCI Express Design Example - 237. Նոր տերմինալում գործարկեք lspci –d 1172: | grep -c «Altera» հրաման՝ PF-ների և VF-ների թվարկումը ստուգելու համար: Ակնկալվող արդյունքը ֆիզիկական ֆունկցիաների և վիրտուալ ֆունկցիաների քանակի գումարն է։

intel FPGA P-Tile Avalon Streaming IP PCI Express Design Example - 24

P-tile Avalon Streaming IP PCI Express դիզայնի համար

Example User Guide Archives

Intel Quartus Prime տարբերակը Օգտագործողի ուղեցույց
21.2 P-tile Avalon Streaming IP PCI Express Design-ի համար ExampՕգտագործողի ուղեցույց
20.3 P-tile Avalon Streaming IP PCI Express Design-ի համար ExampՕգտագործողի ուղեցույց
20.2 P-tile Avalon Streaming IP PCI Express Design-ի համար ExampՕգտագործողի ուղեցույց
20.1 P-tile Avalon Streaming IP PCI Express Design-ի համար ExampՕգտագործողի ուղեցույց
19.4 P-tile Avalon Streaming IP PCI Express Design-ի համար ExampՕգտագործողի ուղեցույց
19.1.1 P-tile Avalon Streaming IP PCI Express Design-ի համար ExampՕգտագործողի ուղեցույց

Intel կորպորացիա. Բոլոր իրավունքները պաշտպանված են. Intel-ը, Intel-ի պատկերանշանը և Intel այլ նշանները Intel Corporation-ի կամ նրա դուստր ձեռնարկությունների ապրանքանիշերն են: Intel-ը երաշխավորում է իր FPGA-ի և կիսահաղորդչային արտադրանքների կատարումը ընթացիկ բնութագրերի համաձայն՝ համաձայն Intel-ի ստանդարտ երաշխիքի, սակայն իրեն իրավունք է վերապահում փոփոխություններ կատարել ցանկացած ապրանքի և ծառայությունների մեջ ցանկացած պահի առանց նախազգուշացման: Intel-ը չի ստանձնում ոչ մի պատասխանատվություն կամ պատասխանատվություն, որը բխում է սույն հոդվածում նկարագրված որևէ տեղեկատվության, արտադրանքի կամ ծառայության կիրառումից կամ օգտագործումից, բացառությամբ այն դեպքերի, որոնց մասին հստակ գրավոր համաձայնեցված է Intel-ի կողմից: Intel-ի հաճախորդներին խորհուրդ է տրվում ձեռք բերել սարքի տեխնիկական բնութագրերի վերջին տարբերակը՝ նախքան որևէ հրապարակված տեղեկատվության վրա հիմնվելը և ապրանքների կամ ծառայությունների պատվերներ կատարելը: *Այլ անուններ և ապրանքանիշեր կարող են պահանջվել որպես ուրիշների սեփականություն:
ISO
9001։2015
Գրանցված է

Փաստաթղթերի վերանայման պատմություն Intel P-Tile Avalon-ի համար

Հոսքային կոշտ IP PCIe դիզայնի համար ExampՕգտագործողի ուղեցույց

Փաստաթղթի տարբերակը Intel Quartus Prime տարբերակը IP տարբերակ Փոփոխություններ
2021.10.04 21.3 6.0.0 Փոխվել է SR-IOV դիզայնի աջակցվող կոնֆիգուրացիաները նախկինումampGen3 x16 EP-ից և Gen4 x16 EP-ից մինչև Gen3 x8 EP և Gen4 x8 EP-ն՝ Single Root I/O վիրտուալացման (SR-IOV) դիզայնի ֆունկցիոնալ նկարագրության մեջ:ample բաժին.
Ավելացրել է Intel Stratix 10 DX P-tile Production FPGA Development Kit-ի աջակցությունը Generating the Design Ex-ին:ample բաժին.
2021.07.01 21.2 5.0.0 Հեռացվել է մոդելավորման ալիքի ձևերը PIO և SR-IOV դիզայնի համար, օրինակampԴիզայնի մոդելավորում բաժնից օրինակampլե.
Թարմացվել է BDF-ը բաժնում ցուցադրելու հրամանը
Աշխատում է PIO Design Exampլե.
2020.10.05 20.3 3.1.0 Հեռացվել է «Գրանցումներ» բաժինը, քանի որ Avalon Streaming նախագծում նախկինումampնրանք չունեն վերահսկողության գրանցամատյան:
2020.07.10 20.2 3.0.0 Ավելացվել են մոդելավորման ալիքային ձևեր, փորձարկման դեպքերի նկարագրություններ և փորձարկման արդյունքների նկարագրություններ դիզայնի համար, օրինակamples.
ModelSim սիմուլյատորի համար սիմուլյացիոն հրահանգներ են ավելացվել Simulating the Design Example բաժին.
2020.05.07 20.1 2.0.0 Փաստաթղթի անվանումը թարմացվել է Intel FPGA P-Tile Avalon հոսքային IP-ի PCI Express Design Ex-ի համարampՕգտագործողի ուղեցույց՝ անվանման նոր իրավական ուղեցույցներին համապատասխանելու համար:
Թարմացվել է VCS ինտերակտիվ ռեժիմի մոդելավորման հրամանը:
2019.12.16 19.4 1.1.0 Ավելացվել է SR-IOV դիզայն նախկինampնկարագրությունը.
2019.11.13 19.3 1.0.0 Աջակցվող կոնֆիգուրացիաների ցանկում ավելացվել են Gen4 x8 վերջնակետը և Gen3 x8 վերջնակետը:
2019.05.03 19.1.1 1.0.0 Նախնական թողարկում.

Intel կորպորացիա. Բոլոր իրավունքները պաշտպանված են. Intel-ը, Intel-ի պատկերանշանը և Intel այլ նշանները Intel Corporation-ի կամ նրա դուստր ձեռնարկությունների ապրանքանիշերն են: Intel-ը երաշխավորում է իր FPGA-ի և կիսահաղորդչային արտադրանքների կատարումը ընթացիկ բնութագրերի համաձայն՝ համաձայն Intel-ի ստանդարտ երաշխիքի, սակայն իրեն իրավունք է վերապահում փոփոխություններ կատարել ցանկացած ապրանքի և ծառայությունների մեջ ցանկացած պահի առանց նախազգուշացման: Intel-ը չի ստանձնում ոչ մի պատասխանատվություն կամ պատասխանատվություն, որը բխում է սույն հոդվածում նկարագրված որևէ տեղեկատվության, արտադրանքի կամ ծառայության կիրառումից կամ օգտագործումից, բացառությամբ այն դեպքերի, որոնց մասին հստակ գրավոր համաձայնեցված է Intel-ի կողմից: Intel-ի հաճախորդներին խորհուրդ է տրվում ձեռք բերել սարքի տեխնիկական բնութագրերի վերջին տարբերակը՝ նախքան որևէ հրապարակված տեղեկատվության վրա հիմնվելը և ապրանքների կամ ծառայությունների պատվերներ կատարելը: *Այլ անուններ և ապրանքանիշեր կարող են պահանջվել որպես ուրիշների սեփականություն:
ISO
9001։2015
Գրանցված է

intel լոգոնՍԻՄԲՈԼ Առցանց տարբերակը
intel FPGA P-Tile Avalon Streaming IP PCI Express Design Example - պատկերակ Ուղարկել կարծիք
ID՝ 683038
UG-20234
Տարբերակ՝ 2021.10.04

Փաստաթղթեր / ռեսուրսներ

intel FPGA P-Tile Avalon Streaming IP PCI Express Design Example [pdf] Օգտագործողի ուղեցույց
FPGA P-Tile, Avalon Streaming IP PCI Express դիզայնի համար Example, FPGA P-Tile Avalon Streaming IP PCI Express Design Example, FPGA P-Tile Avalon Streaming IP

Հղումներ

Առնչվող գրառումներ

Թողնել մեկնաբանություն

Ձեր էլփոստի հասցեն չի հրապարակվի: Պարտադիր դաշտերը նշված են *