F-Tile Interlaken Intel FPGA IP դիզայն Example

Արագ մեկնարկի ուղեցույց

F-Tile Interlaken Intel® FPGA IP միջուկը տրամադրում է մոդելավորման թեստային նստարան: Սարքավորումների դիզայն, օրինակampԱյն, որն աջակցում է կոմպիլյացիան և ապարատային փորձարկումը, հասանելի կլինի Intel Quartus® Prime Pro Edition ծրագրային ապահովման 21.4 տարբերակում: Երբ դուք ստեղծում եք դիզայնը նախկինample, պարամետրերի խմբագրիչը ավտոմատ կերպով ստեղծում է fileանհրաժեշտ է դիզայնը մոդելավորելու, կազմելու և փորձարկելու համար:
Փորձարկման նստարանն ու դիզայնը նախկինample-ն աջակցում է NRZ և PAM4 ռեժիմը F-սալիկի սարքերի համար: F-Tile Interlaken Intel FPGA IP միջուկը ստեղծում է դիզայն նախկինումamples երթուղիների քանակի և տվյալների արագության հետևյալ աջակցվող համակցությունների համար:

Գոտիների քանակի և տվյալների արագության IP աջակցվող համակցություններ
Հետևյալ համակցություններն ապահովված են Intel Quartus Prime Pro Edition ծրագրային ապահովման 21.3 տարբերակում: Բոլոր մյուս համակցությունները կաջակցվեն Intel Quartus Prime Pro Edition-ի ապագա տարբերակում:

Գոտիների թիվը	Գոտու արագություն (Gbps)
	6.25	10.3125	12.5	25.78125	53.125
4	Այո՛	–	Այո՛	Այո՛	–
6	–	–	–	Այո՛	Այո՛
8	–	–	Այո՛	Այո՛	–
10	–	–	Այո՛	Այո՛	–
12	–	Այո՛	Այո՛	Այո՛	–

Նկար 1. Դիզայնի մշակման քայլերը Օրինակample

Նշում. Սարքավորումների հավաքումը և փորձարկումը հասանելի կլինի Intel Quartus Prime Pro Edition ծրագրային ապահովման 21.4 տարբերակում:
F-Tile Interlaken Intel FPGA IP հիմնական դիզայնը նախկինample-ն աջակցում է հետևյալ հատկանիշներին.

• Ներքին TX-ից RX սերիական շրջադարձային ռեժիմ
• Ավտոմատ կերպով ստեղծում է ֆիքսված չափի փաթեթներ
• Փաթեթների ստուգման հիմնական հնարավորությունները
• System Console-ն օգտագործելու հնարավորություն՝ դիզայնը նորից փորձարկելու նպատակով

Նկար 2.Բարձր մակարդակի բլոկ դիագրամ

Առնչվող տեղեկատվություն

• F-Tile Interlaken Intel FPGA IP Օգտագործողի ուղեցույց
• F-Tile Interlaken Intel FPGA IP թողարկման նշումներ

Սարքավորումների և ծրագրային ապահովման պահանջներ

Նախկին փորձարկելու համարampԴիզայնի համար օգտագործեք հետևյալ ապարատային և ծրագրային ապահովումը.

• Intel Quartus Prime Pro Edition ծրագրաշարի տարբերակը 21.3
• Համակարգի վահանակ
• Աջակցվող սիմուլյատոր.
  • Synopsys* VCS*
  • Synopsys VCS MX
  • Siemens* EDA ModelSim* SE կամ Questa*

Նշում.  Դիզայնի ապարատային աջակցություն, օրինակample-ն հասանելի կլինի Intel Quartus Prime Pro Edition ծրագրային ապահովման 21.4 տարբերակում:

Դիզայնի ստեղծում

Նկար 3. Ընթացակարգը

Հետևեք այս քայլերին, որպեսզի ստեղծեք դիզայնի օրինակample and testbench:

1. Intel Quartus Prime Pro Edition ծրագրաշարում սեղմեք File ➤ New Project Wizard-ը նոր Intel Quartus Prime նախագիծ ստեղծելու համար կամ սեղմեք File ➤ Բացեք նախագիծը՝ գոյություն ունեցող Intel Quartus Prime նախագիծը բացելու համար: Վիզարդը ձեզ հուշում է նշել սարքը:
2. Նշեք Agilex սարքերի ընտանիքը և ձեր դիզայնի համար ընտրեք F-Tile սարքը:
3. IP կատալոգում գտնեք և կրկնակի սեղմեք F-Tile Interlaken Intel FPGA IP-ին: Նոր IP տարբերակի պատուհանը հայտնվում է:
4. Նշեք վերին մակարդակի անուն ձեր հարմարեցված IP տատանումների համար: Պարամետրերի խմբագրիչը պահպանում է IP տատանումների կարգավորումները a file անվանված .ip.
5. Սեղմեք OK: Պարամետրերի խմբագրիչը հայտնվում է:

Նկար 4. ՆախampԴիզայնի ներդիր

6. IP ներդիրում նշեք ձեր IP հիմնական փոփոխության պարամետրերը:
7. Նախկինումample Design ներդիրում, ընտրեք Simulation տարբերակը՝ թեստային նստարան ստեղծելու համար:
Նշում. Սինթեզի տարբերակը նախատեսված է ապարատային օրինակի համարample design, որը հասանելի կլինի Intel Quartus Prime Pro Edition ծրագրային ապահովման 21.4 տարբերակում:
8. Ստեղծված HDL ձևաչափի համար հասանելի է և՛ Verilog, և՛ VHDL տարբերակը:
9. Սեղմեք Generate ExampԴիզայն. The Select ExampԴիզայնի տեղեկատու պատուհանը հայտնվում է:
10. Եթե ցանկանում եք փոփոխել դիզայնը, օրինակampգրացուցակի ուղին կամ անունը ցուցադրված կանխադրվածներից (ilk_f_0_example_design), զննեք դեպի նոր ուղին և մուտքագրեք նոր դիզայնը նախկինումampգրացուցակի անունը.
11. Սեղմեք OK:

Նշում. Ի F-Tile Interlaken Intel FPGA IP դիզայնի նախկինampԲացի այդ, SystemPLL-ը ինքնաբերաբար տեղադրվում է և միացված է F-Tile Interlaken Intel FPGA IP միջուկին: SystemPLL հիերարխիայի ուղին դիզայնում, օրինակample է:

example_design.test_env_inst.test_dut.dut.pll

SystemPLL-ը դիզայնում, օրինակample-ն ունի նույն 156.26 ՄՀց տեղեկատու ժամացույցը, ինչ հաղորդիչ:

Տեղեկատուի կառուցվածքը

F-Tile Interlaken Intel FPGA IP միջուկը առաջացնում է հետևյալը files դիզայնի համար նախկինampլե:
Նկար 5. Տեղեկատուի կառուցվածքը

Աղյուսակ 2. Սարքավորումների դիզայն Example File Նկարագրություններ
Սրանք files գտնվում ենample_installation_dir>/ilk_f_0_example_design գրացուցակ:

File Անուններ	Նկարագրություն
example_design.qpf	Intel Quartus Prime նախագիծ file.
example_design.qsf	Intel Quartus Prime նախագծի կարգավորումները file
example_design.sdc ժtag_timing_template.sdc	Սինոփսիսի դիզայնի սահմանափակում file. Դուք կարող եք պատճենել և փոփոխել ձեր սեփական դիզայնի համար:
sysconsole_testbench.tcl	Հիմնական file Համակարգի վահանակ մուտք գործելու համար

Նշում. Դիզայնի ապարատային աջակցություն, օրինակample-ն հասանելի կլինի Intel Quartus Prime Pro Edition ծրագրային ապահովման 21.4 տարբերակում:

Աղյուսակ 3. Փորձարկման նստարան File Նկարագրություն

Սա file -ում էample_installation_dir>/ilk_f_0_example_design/ նախկինample_design/rtl գրացուցակ:

File Անուն	Նկարագրություն
top_tb.sv	Վերին մակարդակի փորձարկման նստարան file.

Աղյուսակ 4. Testbench Scripts

Սրանք files գտնվում ենample_installation_dir>/ilk_f_0_example_design/ նախկինample_design/testbench գրացուցակ

File Անուն	Նկարագրություն
run_vcs.sh	Synopsys VCS սկրիպտը՝ թեստային սեղանը գործարկելու համար:
run_vcsmx.sh	Synopsys VCS MX սկրիպտը՝ թեստային սեղանը գործարկելու համար:
run_mentor.tcl	Siemens EDA ModelSim SE կամ Questa սկրիպտը՝ փորձարկման սեղանը գործարկելու համար:

Դիզայնի մոդելավորում Example Testbench

Նկար 6. Ընթացակարգ

Հետևեք այս քայլերին փորձարկման նստարանը մոդելավորելու համար.

1. Հրամանի տողում փոխեք testbench մոդելավորման գրացուցակը: Գրացուցակի ուղին էample_installation_dir>/նախample_design/ testbench.
2. Գործարկեք սիմուլյացիոն սցենարը ձեր ընտրած աջակցվող սիմուլյատորի համար: Սցենարը հավաքում և գործարկում է սիմուլյատորի թեստային նստարանը: Ձեր սկրիպտը պետք է ստուգի, որ SOP և EOP հաշվերը համընկնում են մոդելավորման ավարտից հետո:

Աղյուսակ 5. Մոդելավորման գործարկման քայլեր

Սիմուլյատոր	Հրահանգներ
VCS	Հրամանի տողում մուտքագրեք.   sh run_vcs.sh
VCS MX	Հրամանի տողում մուտքագրեք.   sh run_vcsmx.sh
ModelSim SE կամ Questa	Հրամանի տողում մուտքագրեք.   vsim -do run_mentor.tcl Եթե ​​նախընտրում եք սիմուլյացիա անել առանց ModelSim GUI-ի բացման, մուտքագրեք.   vsim -c -do run_mentor.tcl

3. Վերլուծեք արդյունքները: Հաջող սիմուլյացիան ուղարկում և ստանում է փաթեթներ և ցուցադրում «Test PASSED»:

Դիզայնի փորձարկման նստարան, օրինակample-ն կատարում է հետևյալ առաջադրանքները.

• Գործարկվում է F-Tile Interlaken Intel FPGA IP միջուկը:
• Տպում է PHY կարգավիճակը:
• Ստուգում է մետաֆրեյմերի համաժամացումը (SYNC_LOCK) և բառերի (բլոկ) սահմանները (WORD_LOCK):
• Սպասում է, որ առանձին երթուղիները կողպվեն և հավասարվեն:
• Սկսում է փաթեթներ փոխանցել:
• Ստուգում է փաթեթի վիճակագրությունը.
  • CRC24 սխալներ
  • ԳՍԸ-ներ
  • EOP-ներ

Հետևյալ սample ելքը ցույց է տալիս հաջողված սիմուլյացիայի փորձնական գործարկումը.

Դիզայնի կազմում Նախample

1. Ապահովել նախկինampդիզայնի ձևավորումն ավարտված է:
2. Intel Quartus Prime Pro Edition ծրագրաշարում բացեք Intel Quartus Prime նախագիծըample_installation_dir>/նախample_design.qpf>:
3. Մշակման ընտրացանկում կտտացրեք Սկսել կազմումը:

Դիզայն Example Նկարագրություն

Դիզայնը նախկինample-ն ցույց է տալիս Interlaken IP միջուկի ֆունկցիոնալությունը:

Դիզայն Example Բաղադրիչներ

ՆախկինampԴիզայնը միացնում է համակարգի և PLL տեղեկատու ժամացույցները և անհրաժեշտ դիզայնի բաղադրիչները: Նախկինample design-ը կարգավորում է IP միջուկը ներքին շրջադարձային ռեժիմում և ստեղծում փաթեթներ IP միջուկի TX օգտատերերի տվյալների փոխանցման ինտերֆեյսի վրա: IP միջուկը ուղարկում է այս փաթեթները հաղորդիչի միջով ներքին հանգույցի ճանապարհով:
Այն բանից հետո, երբ IP միջուկային ստացողը ստանում է փաթեթները loopback ուղու վրա, այն մշակում է Interlaken փաթեթները և դրանք փոխանցում RX օգտվողի տվյալների փոխանցման ինտերֆեյսի վրա: ՆախկինampԴիզայնը ստուգում է, որ ստացված և փոխանցված փաթեթները համընկնում են:
The F-Tile Interlaken Intel IP դիզայն նախկինample-ն ներառում է հետևյալ բաղադրիչները.

1. F-Tile Interlaken Intel FPGA IP միջուկ
2. Փաթեթների գեներատոր և փաթեթների ստուգիչ
3. F-Tile Reference և System PLL Ժամացույցներ Intel FPGA IP միջուկ

Ինտերֆեյսի ազդանշաններ

Աղյուսակ 6. Դիզայն Exampինտերֆեյսի ազդանշաններ

Նավահանգստի անվանումը	Ուղղություն	Լայնություն (բիթ)	Նկարագրություն
mgmt_clk	Մուտքագրում	1	Համակարգի ժամացույցի մուտքագրում: Ժամացույցի հաճախականությունը պետք է լինի 100 ՄՀց:
pll_ref_clk	Մուտքագրում	1	Փոխանցիչի տեղեկատու ժամացույց: Վարում է RX CDR PLL-ը:
rx_pin	Մուտքագրում	Գոտիների քանակը	Ընդունիչ SERDES տվյալների փին:
tx_pin	Արդյունք	Գոտիների քանակը	Փոխանցել SERDES տվյալների փին:
rx_pin_n(1)	Մուտքագրում	Գոտիների քանակը	Ընդունիչ SERDES տվյալների փին:
tx_pin_n(1)	Արդյունք	Գոտիների քանակը	Փոխանցել SERDES տվյալների փին:
mac_clk_pll_ref	Մուտքագրում	1	Այս ազդանշանը պետք է առաջնորդվի PLL-ով և պետք է օգտագործի նույն ժամացույցի աղբյուրը, որը վարում է pll_ref_clk: Այս ազդանշանը հասանելի է միայն PAM4 ռեժիմի սարքի տարբերակներում:
usr_pb_reset_n	Մուտքագրում	1	Համակարգի վերականգնում:

(1) Հասանելի է միայն PAM4 տարբերակներում:

Intel կորպորացիա. Բոլոր իրավունքները պաշտպանված են. Intel-ը, Intel-ի պատկերանշանը և Intel այլ նշանները Intel Corporation-ի կամ նրա դուստր ձեռնարկությունների ապրանքանիշերն են: Intel-ը երաշխավորում է իր FPGA-ի և կիսահաղորդչային արտադրանքների կատարումը ընթացիկ բնութագրերի համաձայն՝ համաձայն Intel-ի ստանդարտ երաշխիքի, սակայն իրեն իրավունք է վերապահում փոփոխություններ կատարել ցանկացած ապրանքի և ծառայությունների մեջ ցանկացած պահի առանց նախազգուշացման: Intel-ը չի ստանձնում ոչ մի պատասխանատվություն կամ պատասխանատվություն, որը բխում է սույն հոդվածում նկարագրված որևէ տեղեկատվության, արտադրանքի կամ ծառայության կիրառումից կամ օգտագործումից, բացառությամբ այն դեպքերի, որոնց մասին հստակ գրավոր համաձայնեցված է Intel-ի կողմից: Intel-ի հաճախորդներին խորհուրդ է տրվում ձեռք բերել սարքի տեխնիկական բնութագրերի վերջին տարբերակը՝ նախքան որևէ հրապարակված տեղեկատվության վրա հիմնվելը և ապրանքների կամ ծառայությունների պատվերներ կատարելը:
*Այլ անուններ և ապրանքանիշեր կարող են պահանջվել որպես ուրիշների սեփականություն:

Գրանցվել քարտեզ

Նշում.

• Դիզայն Exampռեգիստրի հասցեն սկսվում է 0x20**-ով, մինչդեռ Interlaken IP-ի հիմնական ռեգիստրի հասցեն սկսվում է 0x10**-ով:
• F-tile PHY ռեգիստրի հասցեն սկսվում է 0x30**-ով, մինչդեռ F-tile FEC ռեգիստրի հասցեն սկսվում է 0x40**-ով: FEC ռեգիստրը հասանելի է միայն PAM4 ռեժիմում:
• Մուտքի կոդ՝ RO — միայն կարդալու, և RW — կարդալ/գրել։
• Համակարգի վահանակը կարդում է դիզայնը նախկինample գրանցում և հաղորդում է թեստի կարգավիճակը էկրանին:

Աղյուսակ 7. Դիզայն Example Գրանցվել քարտեզ

Օֆսեթ	Անուն	Մուտք	Նկարագրություն
8։00	Վերապահված
8։01	Վերապահված
8։02	Համակարգի PLL վերականգնում	RO	Հետևյալ բիթերը ցույց են տալիս համակարգի PLL վերակայման հարցումը և միացնելու արժեքը. • Բիթ [0] – sys_pll_rst_req • Բիթ [1] – sys_pll_rst_en
8։03	RX գոտի հավասարեցված	RO	Ցույց է տալիս RX գծի հավասարեցումը:
8։04	WORD-ը կողպված է	RO	[NUM_LANES–1:0] – Բառի (բլոկի) սահմանների նույնականացում:
8։05	Համաժամացումը կողպված է	RO	[NUM_LANES–1:0] – Metaframe-ի համաժամացում:
8h06 – 8h09	CRC32 սխալների հաշվարկ	RO	Ցույց է տալիս CRC32 սխալների քանակը:
8'h0A	CRC24 սխալների հաշվարկ	RO	Ցույց է տալիս CRC24 սխալների քանակը:
8'h0B	Հեղեղման/Հոսքի ազդանշան	RO	Հետևյալ բիթերը ցույց են տալիս. • Bit [3] – TX ներհոսքի ազդանշան • Bit [2] – TX արտահոսքի ազդանշան • Բիթ [1] – RX արտահոսքի ազդանշան
8'h0C	SOP հաշվարկ	RO	Նշում է SOP-ի քանակը:
8'h0D	EOP հաշվարկ	RO	Ցույց է տալիս EOP-ի քանակը
8'h0E	Սխալների հաշվարկ	RO	Նշում է հետևյալ սխալների քանակը. • Գոտիների հավասարեցման կորուստ • Ապօրինի վերահսկողական խոսք • Անօրինական շրջանակի օրինակ • Բացակայում է SOP կամ EOP ցուցիչ
8'h0F	send_data_mm_clk	RW	Գրեք 1-ից մինչև [0] բիթը՝ գեներատորի ազդանշանը միացնելու համար:
8։10	Ստուգիչի սխալ		Ցույց է տալիս ստուգիչի սխալը: (SOP տվյալների սխալ, ալիքի համարի սխալ և PLD տվյալների սխալ)
8։11	Համակարգի PLL կողպեք	RO	Bit [0]-ը ցույց է տալիս PLL կողպման ցուցիչը:
8։14	TX SOP հաշվարկ	RO	Նշում է փաթեթների գեներատորի կողմից ստեղծված SOP-ի քանակը:
8։15	TX EOP հաշվարկ	RO	Ցույց է տալիս փաթեթների գեներատորի կողմից ստեղծված EOP-ի թիվը:
8։16	Շարունակական փաթեթ	RW	Շարունակական փաթեթը միացնելու համար գրեք 1-ից [0] բիթ:
շարունակել…

Օֆսեթ	Անուն	Մուտք	Նկարագրություն
8։39	ECC սխալների հաշվարկ	RO	Ցույց է տալիս ECC սխալների քանակը:
8։40	ECC-ն ուղղել է սխալների քանակը	RO	Ցույց է տալիս շտկված ECC սխալների քանակը:
8։50	tile_tx_rst_n	WO	Սալիկի վերակայումը SRC-ին TX-ի համար:
8։51	tile_rx_rst_n	WO	Սալիկի վերակայումը SRC-ին RX-ի համար:
8։52	tile_tx_rst_ack_n	RO	Սալիկի վերակայման հաստատում SRC-ից TX-ի համար:
8։53	tile_rx_rst_ack_n	RO	Սալիկի վերակայման հաստատում SRC-ից RX-ի համար:

Վերականգնել

F-Tile Interlaken Intel FPGA IP միջուկում դուք սկսում եք վերակայումը (reset_n=0) և պահում եք մինչև IP միջուկը վերադարձնի վերակայման հաստատում (reset_ack_n=0): Վերակայումը հեռացնելուց հետո (reset_n=1), վերակայման ճանաչումը վերադառնում է իր սկզբնական վիճակին
(reset_ack_n=1): Դիզայնում նախկինample, rst_ack_sticky ռեգիստրը պահում է reset acknowledge պնդումը և այնուհետև հրահրում է վերակայման հեռացումը (reset_n=1): Դուք կարող եք օգտագործել այլընտրանքային մեթոդներ, որոնք համապատասխանում են ձեր դիզայնի պահանջներին:

Կարևոր է. Ցանկացած սցենարի դեպքում, երբ պահանջվում է ներքին սերիական հանգույց, դուք պետք է առանձին թողարկեք F-սալիկի TX-ը և RX-ը՝ որոշակի հերթականությամբ: Լրացուցիչ տեղեկությունների համար տե՛ս համակարգի վահանակի սկրիպտը:

Նկար 7. Վերականգնել հաջորդականությունը NRZ ռեժիմում

Նկար 8. Վերականգնել հաջորդականությունը PAM4 ռեժիմում

F-Tile Interlaken Intel FPGA IP դիզայն Example User Guide Archives

Եթե ​​IP-ի հիմնական տարբերակը նշված չէ, ապա կիրառվում է նախորդ IP-ի հիմնական տարբերակի օգտագործման ուղեցույցը:

Intel Quartus Prime տարբերակը	IP Core տարբերակը	Օգտագործողի ուղեցույց
21.2	2.0.0	F-Tile Interlaken Intel FPGA IP դիզայն ExampՕգտագործողի ուղեցույց

Փաստաթղթերի վերանայման պատմություն F-Tile Interlaken Intel FPGA IP դիզայնի համար ExampՕգտագործողի ուղեցույց

Փաստաթղթի տարբերակը	Intel Quartus Prime տարբերակը	IP տարբերակ	Փոփոխություններ
2021.10.04	21.3	3.0.0	• Ավելացվել է երթուղիների փոխարժեքի նոր համակցությունների աջակցություն: Լրացուցիչ տեղեկությունների համար տես Աղյուսակ. Գոտիների քանակի և տվյալների արագության IP աջակցվող համակցություններ. • Թարմացվել է աջակցվող սիմուլյատորների ցանկը բաժնում՝ Սարքավորումների և ծրագրային ապահովման պահանջներ. • Ավելացվել են նոր վերակայման ռեգիստրներ բաժնում՝ Գրանցվել քարտեզ.
2021.06.21	21.2	2.0.0	Նախնական թողարկում.

Փաստաթղթեր / ռեսուրսներ

intel F-Tile Interlaken Intel FPGA IP դիզայն Example [pdf] Օգտագործողի ուղեցույց F-Tile Interlaken Intel FPGA IP դիզայն Example, F-Tile, Interlaken Intel FPGA IP Design Example, Intel FPGA IP դիզայն Example, IP Design Example, Design Example

Հղումներ

• Օգտագործողի ձեռնարկ